Mở Đầu Về SystemVerilog

SystemVerilog (SV) là sự phát triển mở rộng từ chuẩn Verilog, được thiết kế chuyên biệt cho quy trình xác minh (verification) và kiểm thử phần cứng. Mặc dù bắt nguồn từ nền tảng ngôn ngữ mô tả phần cứng truyền thống, SV đã tích hợp nhiều đặc tính của lập trình hướng đối tượng (OOP) và các công cụ quản lý bộ nhớ tiên tiến để giải quyết các hạn chế của Verilog thuần túy trong việc tạo môi trường kiểm thử (testbench).

Trong lịch sử phát triển chip tích hợp (IC), Verilog chủ yếu dùng để mô tả kiến trúc phần cứng. Tuy nhiên, việc viết testbench bằng Verilog gặp khó khăn do thiếu tính đóng gói và khả năng sinh ra tín hiệu ngẫu nhiên có ràng buộc. Các ngôn ngữ tham chiếu như SystemC dựa trên C++ giúp xây dựng model hành vi nhưng lại phức tạp trong việc quản lý con trỏ và rủi ro rò rỉ bộ nhớ. SystemVerilog kết hợp ưu điểm của cả hai: giữ lại tính chất tổng hợp (synthesis) của Verilog đồng thời bổ sung cơ chế ràng buộc (constraints), phủ chức năng (coverage) và cấu trúc lớp học (class), giúp đơn giản hóa quá trình xác minh.

Tiêu chuẩn này cũng là nền tảng cốt lõi cho phương pháp tiếp cận UVM (Universal Verification Methodology). Nếu coi SystemVerilog là ngôn ngữ cơ bản, thì UVM chính là thư viện khung mẫu (framework) được xây dựng trên đó, tương tự mối quan hệ giữa C++ và thư viện STL.

Cơ Sở Dữ Liệu và Cấu Trúc Lập Trình

Sự khác biệt lớn nhất nằm ở hệ thống dữ liệu mới so với Verilog 1995.

Phân Loại Dữ Liệu Số Học

SystemVerilog phân chia rõ ràng giữa loại dữ liệu 2 giá trị và 4 giá trị:

• Kiểu 2 giá trị (Binary): Chỉ bao gồm 0 và 1. Bao gồm bit, byte, shortint, int, longint. Lưu ý rằng các biến integer mặc định là có dấu (signed).
• Kiểu 4 giá trị (Quaternary): Bao gồm thêm trạng thái X (không xác định) và Z (nhiều cực). Ví dụ điển hình là logic.
• Ký hiệu: Các kiểu số nguyên như integer cũ vẫn tồn tại nhưng thường chuyển sang dùng int hoặc longint để rõ ràng hơn về phạm vi bit.

Kiểm Tra Trạng Thái Chưa Xác Định

Việc các tín hiệu mang giá trị X hay Z có thể gây lỗi giả trong mô phỏng. Để xử lý vấn đề này, người ta sử dụng hàm nội bộ $isunknown(expression). Nếu biểu thức trả về 1, nghĩa là tồn tại trạng thái chưa biết.

Dữ Liệu Nâng Cao: Enum và Typedef

Định Nghĩa Danh Sách Giá Trị (Enumerated Types)

Tương tự C/C++, SystemVerilog cho phép định nghĩa các tên gọi cố định cho các giá trị số, giúp mã nguồn dễ đọc hơn.

// Định nghĩa một loại trạng thái
typedef enum logic [2:0] {
    STATE_IDLE  = 3'b000,
    STATE_START = 3'b001,
    STATE_BUSY  = 3'b010,
    STATE_FINISH = 3'b011
} machine_state_t;

machine_state_t current_state;

// Gán giá trị trực tiếp
initial begin
    current_state = STATE_IDLE;
    $display("Trạng thái hiện tại: %0d", current_state);
    
    // Sử dụng hàm nội bộ
    next_val = current_state.next(); 
end

Các hàm liên quan đến Enum bao gồm:

• .first(): Lấy giá trị đầu tiên.
• .last(): Lấy giá trị cuối cùng.
• .num(): Trả về số lượng trạng thái.
• .next(n): Lấy giá trị thứ n sau đó (mặc định là +1).

Tạo Tên Giả (Alias) Và Kiểu Tùy Chỉnh

Lệnh typedef không chỉ dùng để định nghĩa cấu trúc mà còn tạo ra các tên riêng cho kiểu dữ liệu phức tạp, giúp tối ưu cú pháp sử dụng mảng hoặc hàng đợi.

// Tạo kiểu dữ liệu mới
typedef int packet_header_t;

// Mảng động với kích thước xác định
typedef int data_array[$]; 

// Cấu trúc đóng gói dữ liệu
typedef struct packed {
    bit [31:0] cmd;
    bit [15:0] len;
} command_block_t;

command_block_t cmd_struct;
cmd_struct = '{cmd: 8'hAA, len: 256};

Xử Lý Chuỗi và Cấu Trúc Dữ Liệu

Biểu Mẫu Văn Bản

SystemVerilog cung cấp kiểu dữ liệu string với nhiều phương thức xử lý mạnh mẽ, khác biệt với chuỗi ký tự ASCII thông thường trong Verilog.

string log_msg = "Verification complete";

// Thay đổi ký tự tại vị trí index 2 thành 'r' (tự động resize nếu cần)
log_msg.putc(2, 'r');

// Cắt chuỗi con từ index 0 đến 10
string sub_text = log_msg.substr(0, 10);

// Chuyển đổi số thành chuỗi ngược lại
string num_str = $itor(1024);

// Kiểm tra độ dài (không tính ký tự kết thúc null)
int length = log_msg.len();

Cấu Trúc (Struct) Packed và Unpacked

Tùy thuộc vào cách định nghĩa, struct sẽ ảnh hưởng đến bố cục bộ nhớ:

• Packed (Nén): Các thành viên được xếp liền kề nhau như một vector duy nhất. Hữu ích khi cần chuyển đổi toàn bộ dữ liệu hoặc thực hiện toán tử bitwise. Chỉ chứa các kiểu dữ liệu số học (không chứa real, string).
• Unpacked (Không nén): Mỗi thành viên được lưu trữ độc lập. Là dạng mặc định của struct. Cần truy cập qua từng trường hợp cụ thể.

Hằng Số và Tham Số

Việc quản lý hằng số trong các giai đoạn biên dịch (compile), ánh xạ (elaboration) và chạy mô phỏng (run-time) rất quan trọng.

Kiểu Hằng Số	Giai Đoạn Khởi Tạo	Quyền Điều Khiển
parameter	Compile / Elaboration	Có thể thay đổi khi instance module (override)
localparam	Compile	Chỉ định nghĩa bên trong, không override được
const	Run-time	Nếu khởi tạo rồi không thể thay đổi, thường dùng cho object

Ví dụ về tham số template type trong SystemVerilog 2012 trở lên:

module #(
    parameter TYPE = shortint,
    parameter WIDTH = 32
) data_handler (
    input logic [WIDTH-1:0] in_data
);
    typedef TYPE data_type;
    data_type value_reg;
endmodule

Nguyên Tố Mã Hóa và Mô Phỏng Module

Khi gọi module con hoặc module lớn hơn, có 3 cách chính để nối tín hiệu:

1. Nối theo vị trí (Positional): Theo thứ tự xuất hiện trong khai báo module. Dễ sai nếu thay đổi thứ tự tham số.
2. Nối theo tên (Named): Explicit gán tên port với tên tín hiệu (đề xuất cho dự án lớn).
3. Tự động (Dot-wildcard): Dùng cú pháp (.*) để nối tất cả tín hiệu trùng tên.

// Module trừu tượng
module counter #(
    parameter COUNT_WIDTH = 8
)(
    input clk,
    input rst_n,
    output logic [COUNT_WIDTH-1:0] count_out
);
    // Logic đếm...
endmodule

// Instance
// Cách 2: Named association (An toàn hơn)
counter #(
    .COUNT_WIDTH(16)
) u_cnt_inst (
    .clk(sys_clk),
    .rst_n(~sys_rst),
    .count_out(digit_value)
);