Thành phố Cuồng loạn

Trong thiết kế Verilog/SystemVerilog, các macro được định nghĩa bằng lệnh tiền xử lý `define tuân theo quy tắc về Đơn vị Biên dịch (Compilation Unit). Dưới đây là mô tả chi tiết về phạm vi hiệu lực của các định nghĩa macro, ví dụ như từ một tệp config_params.sv. 1. Quy Tắc Phạm Vi của Định Nghĩa Macro (`define) Bắt đầu hiệu lự ...

Định nghĩa và hủy bỏ macro #define PI 3.14 // Thay thế tại thời điểm biên dịch #define T1 3+4 // Dễ gây nhầm lẫn #define T2 (3+4) // Thêm dấu ngoặc để rõ nghĩa float r = 1.0; float area = PI * r * r; int a = 2* T1; // Sau khi thay thế: int a = 2*3+4, không đúng ý int a = 2* T2; // Sau khi thay thế: int a = 2*(3+4), đúng ý ...